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IMEC发表以Chiplet为基础1纳米以下制程

阳春丽 整合编辑: 杨玥锴 发布于:2023-05-30 18:52

IMEC, 比利时微电子研究中心发布了1纳米以下的制程蓝图。这份蓝图详细介绍了对应晶体管架构的研究和开发计划。根据该蓝图显示,FinFET晶体管将于3纳米达到尽头,然后转换到Gate All Around(GAA)技术晶体管。这种新型技术晶体管计划在2024年开始量产,之后还有FSFET和CFET等新型晶体管。

随着时间的推移,制程变得更加微小会愈发昂贵,因此单芯片设计逐渐被小芯片(Chiplet)所取代。IMEC认为芯片制造的未来将分解至更小,暂存器和内存将被分成不同的晶体管单元,然后以3D排列堆栈至其他功能小芯片上。这种方法严重依赖于后端供电网络(BPDN),并将所有供电改到晶体管背面。

通过系统技术合作优化,IMEC重新思考设计过程,并根据系统和目标应用需求建立结构模式。这样,他们可以利用这些知识来提供资讯并设计芯片。芯片被拆分为独立单元,以使用不同类型的晶体管来优化每个单元的性能特征并降低成本。目标是将暂存器和内存拆分到独立的3D堆叠设计层,以降低芯片堆栈的复杂性。

CMOS 2.0制程被认为是通往真正3D芯片之路的一种方式。AMD利用3D V-Cache技术将L3暂存器堆叠在计算芯片顶部以增加容量。IMEC的想法则是将整个暂存层次包含于自己的架构中,并将L1、L2和L3暂存器垂直堆叠在构成处理核心的晶体管上。每层暂存器都用最适合晶体管创建,由于SRAM微缩大幅减缓,代表可以让SRAM未来使用旧节点以降低成本。理想情况下,3D堆叠还可帮助缓解与大型暂存器相关的延迟问题。

总的来说,IMEC提出了一种新的芯片设计方法,通过将芯片分解成更小的独立单元,并利用不同类型的晶体管来优化每个单元的性能特征来降低制造成本。同时,他们也提出了一种将暂存器和内存拆分到独立3D堆叠设计层的方法。这些创新将有助于缓解制造微小芯片所面临的技术挑战,并可能为未来芯片的开发提供新的思路和切入点。

FinFET   1纳米   AMD   3D V-Cache
阳春丽

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